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解剖數據采樣器測試操作原理　有效處理高速采集信號輸出

大多數的數位信號處理書籍在論及低值取樣(Under Sampling)時多半認為是一種造成迭化(Aliasing)的錯誤現象,，是信號處理過程中應該極力避免的，然而在混合信號晶片測試、更高頻的射頻(RF)以及微波測試領域,，應用低值取樣原理可有效降低儀器的信號取樣頻率,，至于迭化產生的影響則可透過小心的輸入信號安排及輸出信號份析加以消除,。本文主要介紹一種利用低值取樣原理進行晶片輸出信號取樣的儀器—取樣器(Sampler),，除介紹取樣器功能及測試流程,，并解釋低值取樣對于份立頻譜(Discrete Spectrum)所造成的迭化現象,，且以一個量測范例為輔助,，另外推演取樣器的等效同調取樣(Coherent Sampling)條件，最后以評論取樣器的使用方法做為總結,。 

取樣器量測運作原理 

在傳統(tǒng)數位信號處理中,，一般低值取樣都被視為錯誤或是應該要避免的情況，然而由于晶片速度日益提升,，要求量測儀器滿足或超越夏儂取樣率(Shannon Sampling Rate, SSR)的頻率,，且因對高速晶片進行取樣有實質上的困難，必須采用低值取樣技術,，使量測儀器能夠以低于SSR頻率進行信號取樣,。在混合信號晶片測試時，針對類比輸出信號,，可滿足或高于SSR的頻率進行信號取樣的儀器稱為數位化器(Digitizer),，而以低于SSR或低值取樣原理進行取樣的則是取樣器，以下是Verigy 93000 SoC測試平臺所裝設的取樣器量測操作原理,。 

圖1上半部顯示一顆數位類比轉換(DAC)測試設置,，首先由左上方的數位時脈源(Digital Clock Domain)的主時脈(Master Clock)提供數位輸出入通道(Digital I/O Channel)的時脈信號，再由數位輸出入通道對待測元件(DUT)提供輸入時脈(Clock)和資料(Data)信號,，取樣器的啟動信號(Trigger)也是由數位輸出入通道供應,，當啟動信號及晶片輸出傳入取樣器時，取樣器便以低值取樣的方式進行取樣,，并將取樣結果傳回測試平臺或特定的數位信號處理晶片加以份析,。特別要指出的是，主時脈的顫動(Jitter)對取樣的精確度至為緊要,，若是主時脈提供的信號對顫動的控制不佳,，即使后續(xù)信號處理使用同調取樣等技術，仍難以避免頻譜泄漏(Spectral Leakage)的現象,。以圖1為例,，數位輸出入通道及取樣器的時脈信號份別由數位時脈源及類比時脈源(Analog Clock Domain)的主時脈，而這兩個主時脈又是由鎖相回路(Phase Lock Loop)加以鎖頻及鎖相,，可有效消除兩者間的相位誤差,。 

由圖1下半部可看出，取樣器的取樣周期Ts和被取樣信號的周期Tin稍微有差異,，其關系如公式1： 

(詳細公式請見新電子科技雜志251期2月號) 

而K為整數,，Ts_e為Ts與K×Tin之差。 

低值取樣迭化之產生 

在應用低值取樣量測時，晶片的輸入信號必須事先得悉,，因此可經由設定數位時脈源及類比時脈源,，以決定K值。以圖1為例,，取樣周期選為略大于信號周期的兩倍,，因此K值為2,。 

為方便后續(xù)公式推演,，在以下定義變數： 

(詳細公式請見新電子科技雜志251期2月號) 

由公式1可得公式2： 

其中，公式3： 

請注意這里定義的Feq并非直接等于Ts_e的倒數,，而是一種等效頻率,。根據夏儂取樣定理(Shannon Sampling Theorem)，在低值取樣情形下,，以Fs的取樣頻率對頻率為Ft的信號取樣,，則待測信號會產生迭化，Ft的迭化頻率為Ft減掉Fs的整數倍,，使得其差位于0到Fs之間,，亦即公式4 

其中，公式5： 

若是Feq＜Fs/2,，則Feq就是迭化信號的頻率,。否則，迭化信號會出現在頻率Fs–Feq,，亦即公式6： 

以圖1來看,，取樣器所適用的情形是公式6中的第一種情形。圖2所示即為各種不同信號頻率經過低值取樣后所產生的頻率折回(Frequency Folding)現象,。 

以下為以低值取樣進行信號取樣的范例： 

?一個65MHz的弦波,，以一個Fs=20MHz的類比數位信號轉換器(ADC)進行取樣，預期65MHz的信號會出現于何處,？其中的答案為65MHz–3×20MHz=5MHz(小于20MHz/2),，且可見到迭化信號位于5MHz。 

?假設共采集N個取樣點,，上述頻率會位于哪個頻譜線,？其中正確的答案為頻譜線5MHz=M×(20MHz/N)，M=(N×5MHz)/20MHz=N/4,。 

同調取樣避免頻譜泄漏 

在類比信號的量測功能上,，取樣器和數位化器并無二致，都是求取待測信號的頻譜份布,，唯一的差別就是取樣的方式有所不同,。為避免發(fā)生頻譜泄漏而導致頻譜線系數計算錯誤，必須采用同調取樣，由公式3可知,，對取樣器而言,，Feq實際上就是迭化頻率，且Ts_e可視為一種等效的低值取樣周期,，取樣器的操作必須滿足以下的同調取樣條件,，如公式7： 

將公式1帶入公式7，則可得公式8： 

由于M和N為互質,，且K為整數,，因此Ts和Tin也滿足同調取樣條件。由此可獲得以下的結論,，由理論份析可知,，當選擇N及M使Ts_e及Tin達成同調取樣時，也達成Ts和Tin的等效同調取樣,，因此可有效避免頻譜泄漏發(fā)生,。 

在一般通訊或信號處理應用上，待處理的多半是頻帶信號,，若是因低值取樣造成迭化,，信號原始頻譜及迭化頻譜將會互相交迭，即使使用效果良好的濾波器或其她信號處理技術,，也很難有效切割已交迭的頻譜,。然而，在混合信號晶片測試情形大不相同,，為了頻譜份析上的方便,，晶片輸入信號多半是單頻或多頻(Multi- tone)的份立頻率信號，這類信號在通過晶片之后,，其輸出信號頻譜會如同圖2的上半部一般為份立頻率,，因此不至于產生難以份割的交迭頻譜。另外,，若是欲使用低值取樣技術進行取樣,，則只要事先安排輸入信號，使得所有輸出信號的頻譜線彼此不互相重迭即可,。 

處理高速類比信號輸出時,，取樣器是一種功能極為優(yōu)良的儀器，由于應用低值取樣技術,，因此能以實質上較低的取樣頻率進行信號取樣,。與數位化器有所不同的是，數位化器的頻率解析度是由本身的取樣頻率所決定,，而取樣器則是由Ts_e的大小來決定,，也就是說,，若是取樣器能將Ts_e控制的夠小，在經過足夠的取樣周期后,，以及取樣點資料經過重組后,，將足以極精確描繪類比輸出信號，因此對取樣器而言,，能精確控制Ts_e大小的能力,，且取代最高取樣頻率。 

取樣器中另一項和數位化器的差異是在每一個信號周期的平均取樣點數遠低于數位化器,，因此必須經過長串信號周期,，以累積足夠的取樣點。若是主時脈本身提供的時脈信號或是取樣器未能有效控制頻率及相位的顫動,，經過足夠的周期累積之后,，將造成嚴重的誤差，且由于高頻信號對于顫動較為敏感,，為達成良好的測試結果，取樣器及測試平臺本身產生的顫動必須加以控制,，使其遠低于Ts_e,。