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在同步式降壓轉(zhuǎn)換器中 Cdv/dt 感應(yīng)導(dǎo)通的測量與分析

同步式降壓轉(zhuǎn)換器是目前電源穩(wěn)壓器中最常見的設(shè)計方式,，與普通的降壓轉(zhuǎn)換器比較，采用同步式設(shè)計可以透過將飛輪蕭特基(Schottky)二極管以MOSFET取代來作為同步整流器,，大幅降低導(dǎo)通時的耗損,，這意謂著將可得到大幅提升的轉(zhuǎn)換效率，帶來更高的功率密度,，而這也正是所有功率轉(zhuǎn)換設(shè)計上最重要的參數(shù),。 

合宜的MOSFET與驅(qū)動器最佳化設(shè)計，搭配上適當(dāng)?shù)碾娐钒宀季职才?，都對轉(zhuǎn)換效率有著重大的影響,，如果能夠事先取得各種功率耗損的詳細(xì)信息，還可大幅簡化設(shè)計的程序,。大部份的MOSFET耗損都相當(dāng)容易測量,，但還有低電壓端MOSFET因Cdv/dt感應(yīng)導(dǎo)通所帶來的耗損需要加以考慮，因為它所造成的功率耗損由于需要特殊的測試設(shè)備,，因此相當(dāng)難取得,，不過目前已經(jīng)有簡單的技術(shù)可以很精確地量測出這部份的耗損。 

同步式降壓轉(zhuǎn)換器是目前電源穩(wěn)壓器中最常見的設(shè)計方式，與普通的降壓轉(zhuǎn)換器比較,，采用同步式設(shè)計可以透過將飛輪蕭特基(Schottky)二極管以MOSFET取代來作為同步整流器...

Cdv/dt感應(yīng)導(dǎo)通機(jī)制的研究 

表1為同步式降壓轉(zhuǎn)換器的基本結(jié)構(gòu),，其中還描述了同步FET Q2的等效寄生電路，在控制用MOSFET Q1的導(dǎo)通切換過程中,，由于米勒效應(yīng)(Miller effect)與Q1的導(dǎo)通延遲,，整個輸入電壓并不會立即出現(xiàn)在Q2的汲極上，另一方面,，Q2上的汲極電壓會產(chǎn)生透過閘汲極間米勒效應(yīng)電容Cgd產(chǎn)生一個感應(yīng)電流,，這個感應(yīng)電流會在Q2的內(nèi)部閘極電阻Rg與外部閘極電阻Rext上產(chǎn)生壓降，并對Q2閘極上的閘源極間電容Cgs充電,。Q2上閘極感應(yīng)電壓的大小為dv/dt,、Cgd、Cgs與整體閘極電阻的函數(shù),，其中閘極驅(qū)動電流也在決定Cdv/dt感應(yīng)電壓上扮演了重要的角色,，這個現(xiàn)象可以用來做為量測導(dǎo)通耗損的方法。 

暫且不管閘極驅(qū)動電流,，如果閘極感應(yīng)電壓超過了MOSFET Q2的臨界電壓,，那么Q2就會在Q1導(dǎo)通時不當(dāng)?shù)乇粚?dǎo)通，造成的結(jié)果是,，一個沖過電流(shoot through current)將由輸入電壓經(jīng)由Q1與Q2流到共享電路上,，那么MOSFET Q1就必須承受負(fù)載與沖過電流，而Q2則需傳導(dǎo)多余的沖過電流,，這些電流將造成Q1與Q2上的功率耗損,，并且?guī)斫用鏈囟鹊纳仙c電源效率的下降。表2為表1中同步式降壓轉(zhuǎn)換器Q2波形與Q1導(dǎo)通波形的相對關(guān)系,。 

依切換頻率,、輸入電壓與負(fù)載情況的各種不同組合，Cdv/dt造成的耗損可能會很重大,。 

測量Cdv/dt耗損的實用方法 

基本上對于Cdv/dt感應(yīng)功率耗損的分析計算相當(dāng)不實際,，原因是許多相關(guān)的參數(shù)并無法簡單地取出或精確地模擬，一個變通的方式是透過比較兩個參數(shù)大多相似,，但在有關(guān)Cdv/dt感應(yīng)導(dǎo)通上相異的同步FET來達(dá)成,。 

其中第一個同步FET在沒有Cdv/dt感應(yīng)導(dǎo)通時關(guān)閉，但第二個同步FET在選擇上則以Cdv/dt感應(yīng)閘源極電壓夠高,，足以導(dǎo)通電路并造成額外的切換耗損為條件,，那么Cdv/dt感應(yīng)導(dǎo)通耗損就可以透過比較每個實驗的耗損來取得。 

這個方法雖然說可以達(dá)到精確的結(jié)果,，但卻需要完整的同步FET組件特性數(shù)據(jù),，不幸的是,，這卻必須使用許多工程師無法取得的特殊測試設(shè)備才能達(dá)成，同時也需要詳細(xì)的電路內(nèi)波形以及電路內(nèi)效率與組件工作溫度的測量,，因此相當(dāng)耗時,，對大部份的設(shè)計工程師而言基本上并不實際。 

表3中的電路提供了設(shè)計工程師測量Cdv/dt感應(yīng)功率耗損一個更快更實用的方法,，采用能夠產(chǎn)生可調(diào)整負(fù)向閘源極偏壓的特別閘極驅(qū)動電路設(shè)計,，這個負(fù)向偏壓的主要目的是要將感應(yīng)閘極電壓偏移到低于閘極臨界電壓。透過加上足夠的負(fù)向偏壓,，我們可以完全消除Cdv/dt感應(yīng)導(dǎo)通所帶來的耗損，這樣就可以透過比較具有或沒有Cdv/dt感應(yīng)導(dǎo)通情況下的整體電路耗損來取得Cdv/dt的耗損,。 

表中的電路會在同步FET關(guān)閉時產(chǎn)生負(fù)向閘極驅(qū)動電壓,，這個負(fù)向電壓會避免同步FET因Cdv/dt效應(yīng)而導(dǎo)通，其中電容Cs的目的是將由驅(qū)動芯片送來的標(biāo)準(zhǔn)閘極驅(qū)動信號,，轉(zhuǎn)變?yōu)榕c導(dǎo)通時間成正比,、擁有正向與負(fù)向值的交流AC信號，其中V+的目的是將新閘極驅(qū)動信號加以偏壓,，以允許負(fù)向閘極偏壓改變以便取得Cdv/dt的感應(yīng)功率耗損,，并找出最佳的負(fù)向閘極驅(qū)動電壓。 

表4顯示了不包括控制功率,、電路板與電感耗損,，使用一個單一控制用FET與單一同步FET結(jié)構(gòu)，在12V輸入,、1.7V輸出,、1MHz切換頻率與20A電壓穩(wěn)壓模塊上的耗損測量結(jié)果，其中Vgs在導(dǎo)通時固定為5V以便讓導(dǎo)通電阻RDS(on)與導(dǎo)通耗損固定,，而斷開時的閘極驅(qū)動電壓則在0到低于-2V下變動,，采用這樣的方式，所有的測得功率耗損差就與Cdv/dt耗損有關(guān),。 

表4中的曲線顯示,，代表著就算是負(fù)向閘極偏壓超過-2V時耗損還是維持不變，也就是說,，所有的Cdv/dt感應(yīng)功率耗損已經(jīng)完全被移除,，這個表同時也顯示出，這些耗損形成了同步式降壓轉(zhuǎn)換器整體耗損的大部份,，基本上Cdv/dt所造成的耗損占整體耗損超過18%,。 

Cdv/dt感應(yīng)耗損對組件與電路設(shè)計的影響 

Cdv/dt感應(yīng)耗損對于組件與電路設(shè)計都帶來了挑戰(zhàn)，特別是對高頻穩(wěn)壓器以及具有較高輸入電壓的穩(wěn)壓電路設(shè)計,，這包含了膝上型計算機(jī)的交換式穩(wěn)壓器,，它的常見輸入電壓為19V,。 

高臨界電壓MOSFET與降低米勒電容可避免Cdv/dt感應(yīng)導(dǎo)通 

為了避免Cdv/dt感應(yīng)導(dǎo)通情況，Q2的閘極電壓不能在Q2汲極電壓上升到最大值之前超過組件的臨界電壓,，而這個值則由穩(wěn)壓器的輸出電壓決定,。其中一種解決方式是選擇具有較高臨界電壓的MOSFET組件，另一個解決方案則是降低米勒電容Cgd,，或者是提升閘源極電容Cgs來延長充電時間并降低Q2閘極的峰值感應(yīng)電壓,。 

但是請注意較高的輸入電壓代表了較高的Qgd電荷，因此也為Q2帶來更高的電荷比(charge ratio),，這也就是為什么具有較高輸入電壓的穩(wěn)壓器,，例如那些在膝上型計算機(jī)中的應(yīng)用，會在Cdv/dt感應(yīng)導(dǎo)通上帶來較困難的設(shè)計挑戰(zhàn),。 

維持Cdv/dt感應(yīng)能降低同步FET電壓突波與Vds震鈴 

事實上,，Cdv/dt感應(yīng)導(dǎo)通有一個好處，就是它能夠降低同步FET上的電壓突波與Vds的震鈴現(xiàn)象,，主要是因為本體二極管反向回復(fù)與回路寄生感抗所造成,。 

除了降低EMI之外，突波的降低讓我們可以在切換頻率通常為300kHz的桌上型與低級服務(wù)器等應(yīng)用中的12V輸入處理器電源設(shè)計上采用更有效率的20VN組件,，因此,，在某些應(yīng)用上，電荷比不僅能夠改善EMI,，同時還能提升整體負(fù)載效率或降低成本,。也因此設(shè)計者有時會面臨是要避免Cdv/dt感應(yīng)導(dǎo)通情況來將電路效率提升到最高，或者是利用它來降低過度寄生震鈴效應(yīng)的抉擇,，MOSFET組件的設(shè)計者通常透過將包裝感抗與本體二極管反向回復(fù)時間降到最低,，并藉由最佳硅芯片設(shè)計來控制Cdv/dt的容忍范圍來取得最佳的平衡值。 

以標(biāo)準(zhǔn)的MOSFET包裝,，如SO8與D-Pak來看,，包裝寄生感抗為回路感抗的主要來源，如果在包裝內(nèi)使用高Cdv/dt容忍度的硅芯片,，那么由感抗與本體二極管反向回復(fù)電流所造成的Vds震鈴現(xiàn)象很可能在12V輸入電壓的情況下輕易地超過30V,，高尖峰電壓以及震鈴信號可能會造成過大的EMI，并降低控制器與驅(qū)動電路的可靠度,。 

低感抗包裝在另一方面則可以提供高Cdv/dt容忍度與低震鈴現(xiàn)象的較佳組合,，眾所周知，低感抗包裝技術(shù)如DirectFET可以降低切換點(diǎn)電壓震鈴達(dá)50%,。 

應(yīng)用實例—筆記型計算機(jī)應(yīng)用的MOSFET CR 

當(dāng)切換頻率高達(dá)1MHz時,，Cdv/dt感應(yīng)耗損的影響就變得相當(dāng)重大，但就算是在200～500KHz的工作頻率下,，依應(yīng)用的不同,，感應(yīng)耗損也可能會形成一個嚴(yán)重的問題,。以實際例子來看，我們將三個具有表5中所列參數(shù)的組件應(yīng)用在筆記型計算機(jī)的穩(wěn)壓器設(shè)計中作為同步FET,，轉(zhuǎn)換器輸入電壓為19V,，輸出電壓為1.3V，表6則比較了三個組件所分別測量到的效率值,。