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多中心處置器、高效能數(shù)字信號處置器(DSP)及現(xiàn)場可程序門陣列(FPGA)等,，已成高效能電子體系結(jié)合串行連接的首要驅(qū)動力,。相較于曩昔的單中心體系，這些新的產(chǎn)物技能能處置更多數(shù)據(jù),，而處置才干晉升后得以在產(chǎn)物中參加更多功用,，當(dāng)時許多體系描繪人員均運用串行/解串行器(SerDes)，以滿意更大的數(shù)據(jù)處置量,。

假使不運用高頻寬串行連接,，而運用慢速平行數(shù)據(jù)信號處置的體系，一般簡略發(fā)生體系推遲,，讓運用者有必要等候體系呼應(yīng),。如此一來，不光運用者體會大打折扣,，也將加重體系功耗發(fā)生,。  
 獲FPGA/DSP/MPU喜愛SerDes運用地圖擴(kuò)大  
 描繪人員常透過SerDes在體系數(shù)據(jù)搜集與處置單元之間搬移很多數(shù)據(jù)，當(dāng)時許多數(shù)據(jù)搜集單元由極高效能的材料轉(zhuǎn)換器所組成,，可發(fā)生所需的很多數(shù)字?jǐn)?shù)據(jù),，再傳輸?shù)街醒胩幹闷?CPU)或子體系進(jìn)行剖析。在這些高效能運用中,，運用SerDes設(shè)備可到達(dá)所需的數(shù)據(jù)傳輸處置量,，并減縮耗電量、體系雜亂度與尺度,，一起下降全體體系實作本錢,。 
邇來除電信(Telecom)與數(shù)據(jù)通訊(Datacom)外，序列連接的運用愈來愈遍及,，如醫(yī)療成像(Medical Imaging),、機(jī)械視覺(Machine
Vision)及鍵盤視訊監(jiān)視器(Keyboard Video Monitor,
KVM)數(shù)據(jù)發(fā)送等運用，都可運用SerDes描繪,。 
如今許多高階DSP,、FPGA,、數(shù)據(jù)轉(zhuǎn)換器及微處置器(MPU)均選用串行連接接口，體系常有多個處置單元,，每單元都有各自的串行連接接口,，招致體系描繪人員面對怎么描繪，并辦理多個串行連接體系的難題,。為繼續(xù)運用串行連接的數(shù)據(jù)傳輸,，便須將其結(jié)合于單一或少數(shù)的高數(shù)據(jù)速率數(shù)據(jù)串流，為當(dāng)時最遍及的解決方案,。  
 對準(zhǔn)此一需要,，德州儀器(TI)的TLK10002及許多高階FPGA的SerDes解決方案，即可讓體系描繪人員將多個信道的Gigabit串行數(shù)據(jù),，結(jié)合成單一的高數(shù)據(jù)速率數(shù)據(jù)串流,，并透過各種類型的傳輸前言進(jìn)行傳輸，如銅纜,、銅背板和光纖(用于SFP+等光學(xué)模塊),。結(jié)合的概念在功用方面相對簡略，但是在實作方面則較為雜亂,，以下將具體分析,。 
省耗電/本錢/PCB空間SerDes簡化數(shù)據(jù)串流架構(gòu) 
調(diào)集的功用是將單個子速率數(shù)據(jù)串流彼此交織，將許多串行化時刻同步數(shù)據(jù)串流,，合并為高數(shù)據(jù)速率串行。實作的雜亂度源自許多單個串行化數(shù)據(jù)串流彼此交織(Interleaving),，并在連接的接納端進(jìn)行解交織(De-interleaving)的進(jìn)程,。為順利完成此進(jìn)程，需在數(shù)據(jù)來歷端和進(jìn)行結(jié)合的SerDes實作恰當(dāng)?shù)拇写骶幋a與譯碼,，以及信道劃區(qū)與對準(zhǔn),，如圖1顯現(xiàn)的概念圖。 
  
圖1數(shù)據(jù)調(diào)集概念示意圖 
 調(diào)集多個串行化數(shù)據(jù)串流,，可防止多個Gigabit串行數(shù)據(jù)串流一起在運用描繪中呈現(xiàn)的情況,；若不運用結(jié)合的功效，便須辦理體系中所有串行化數(shù)據(jù)串流,。因為數(shù)據(jù)一般須透過前言傳輸一段距離,，一旦每個串行線路各自傳輸，描繪人員須對準(zhǔn)各個連接指定專用前言,、連接器和光學(xué)模塊,，招致信號布線占用更多印刷電路板(PCB)空間，且需更多耗電量才干驅(qū)動多個發(fā)送器和接納器,，添加全體本錢,。  
 描繪內(nèi)部的串行連接調(diào)集也能到達(dá)擴(kuò)大作用,。例如，實作四個2.5Gbit/s(全雙工)連接的體系,，須實作八個差動信號線路,，包括四個傳輸及四個接納線路(圖2上)。假定此運用須將數(shù)據(jù)處置量加倍,，體系有必要實作十六個2.5Gbit/s差動信號線路,。可想而知,，加倍處置量會使運用中實作的差動線路大幅添加,，而如今大多數(shù)的運用都無法負(fù)荷添加這些額定線路本錢。 
圖2非調(diào)集式串行連接實作(上)與調(diào)集式串行連接實作(下)架構(gòu)示意圖

透過連接調(diào)集,，一樣的實作辦法可將原有八個差動線路的2.5Gbit/s連接,，削減為一對串行串流，只需以兩個差動信號處置線路進(jìn)行實作即可,，即一個傳輸與一個接納線路(圖2下),。若須將體系處置量加倍，描繪人員只需參加別的兩個差動信號處置線路,，對撙節(jié)全體體系描繪本錢將有適當(dāng)明顯的作用,，一起亦可下降耗電量、PCB空間及體系雜亂度,。